CIRCUITS NUMERIQUES

## Objectifs et prérequis **Objectifs** : À la fin de ce chapitre, l’élève sera capable de : - Identifier les caractéristiques électriques et logiques des familles TTL et CMOS. - Dessiner le schéma fonctionnel et la table de vérité des portes logiques de base (AND, OR, NOT, NAND, NOR, XOR, XNOR). - Concevoir et analyser des circuits combinatoires simples (multiplexeur 4‑vers‑1, démultiplexeur 1‑vers‑4, additionneur binaire de 4 bits). - Réaliser le fonctionnement des bascules RS, D et JK maître‑esclave, ainsi que des compteurs asynchrones et synchrones. - Mettre en œuvre ces fonctions dans des maquettes d’atelier (platines d’essai, cartes Arduino ou microcontrôleurs PIC) en respectant les normes de sécurité électrique au Cameroun (NF C 15-100, arrêté du 12/03/2018 relatif aux installations électriques des établissements d’enseignement). **Prérequis** : - Notions de base en électricité (tension, courant, résistance, loi d’Ohm). - Connaissance des systèmes de numérotation binaire et hexadécimale. - Manipulation d’un multimètre et d’une alimentation stabilisée 5 V. --- ## Introduction Dans les installations techniques modernes du Cameroun (automatismes de lignes de production, systèmes de commande d’éclairage public, régulation de chambres froides), les circuits numériques remplacent progressivement les montages analogiques grâce à leur fiabilité, leur faible consommation et leur facilité d’intégration. Ce chapitre présente les familles logiques les plus répandues (TTL et CMOS), les portes élémentaires qui en découlent, puis montre comment les assembler pour réaliser des fonctions combinatoires (sélection, distribution, addition) et séquentielles (mémoire, comptage). Chaque partie s’appuie sur des exemples d’atelier réalisables avec des composants courants (74LS00, 74HC00, CD4011, etc.) et des outils de mesure accessibles dans les lycées techniques (oscilloscope à bande passante 20 MHz, générateur de fonctions). --- ## I. Leçon 17 : Les familles logiques : Famille TTL, Famille CMOS, Les portes logiques ### A. Familles logiques TTL - **Technologie** : Transistor à jonction bipolaire (BJT) intégré dans des boîtiers DIL 14 ou 16 broches. - **Tension d’alimentation** : VCC = 5 V ± 0,25 V. - **Niveaux logiques** : - **Niveau haut (VOH)** ≥ 2,4 V (pour une charge de 400 µA). - **Niveau bas (VOL)** ≤ 0,4 V (pour un courant d’absorption de 16 mA). - **Consommation statique** : Quelques milliwatts par porte (≈ 10 mW). - **Vitesse de propagation** : tpLH ≈ 9 ns, tpHL ≈ 10 ns (pour la série 74LS). - **Avantages** : Bonne immunité au bruit, compatibilité avec les anciens équipements. - **Inconvénients** : Consommation dynamique plus élevée que le CMOS, sensibilité aux dépassements de tension (> 7 V). > **>** *Famille TTL : VCC = 5 V, VOH ≥ 2,4 V, VOL ≤ 0,4 V, tp ≈ 10 ns.* ### B. Familles logiques CMOS - **Technologie** : Transistors à effet de champ MOS (PMOS/NMOS) en technologie silicium. - **Tension d’alimentation** : VDD variable de 3 V à 15 V (souvent 5 V ou 3,3 V). - **Niveaux logiques** : - **VOH** ≈ VDD – 0,1 V. - **VOL** ≈ 0,1 V. - **Consommation statique** : Très faible (quelques nA par porte) grâce au courant de fuite seulement. - **Vitesse de propagation** : tpLH ≈ tpHL ≈ 7‑10 ns pour la série 74HC à 5 V, mais diminue avec VDD (ex. ≈ 5 ns à 10 V). - **Avantages** : Faible consommation, large plage de tension, bonne immunité au bruit relatif. - **Inconvénients** : Sensible aux décharges électrostatiques (ESD) ; nécessite des protections (diodes de clamping, résistances de pull‑up/down). > **>** *Famille CMOS : VDD = 3‑15 V, VOH ≈ VDD‑0,1 V, VOL ≈ 0,1 V, consommation statique < 1 µA, tp ≈ 7‑10 ns à 5 V (diminue avec VDD).* ### C. Portes logiques de base | Porte | Symboles (IEC) | Expression booléenne | Table de vérité (2 entrées) | |-------|----------------|----------------------|-----------------------------| | AND | & | Y = A·B | 00→0, 01→0, 10→0, 11→1 | | OR | ≥1 | Y = A + B | 00→0, 01→1, 10→1, 11→1 | | NOT | 1 | Y = Ā | 0→1, 1→0 | | NAND | & avec petite barre | Y = Ā + B̅ | 00→1, 01→1, 10→1, 11→0 | | NOR | ≥1 avec petite barre | Y = Ā·B̅ | 00→1, 01→0, 10→0, 11→0 | | XOR | =1 | Y = A⊕B = A·B̅ + Ā·B | 00→0, 01→1, 10→1, 11→0 | | XNOR | =1 avec petite barre | Y = A⊙B = A·B + Ā·B̅ | 00→1, 01→0, 10→0, 11→1 | > **>** *Porte NAND : fonction universelle, toute logique réalisable avec uniquement des NAND.* **Exemple d’atelier** : Réalisation d’un bascule RS avec deux portes NAND 74LS00 sur une platine d’essai. Alimentation 5 V, résistances de pull‑up 10 kΩ sur les entrées, observation des états avec des LED et mesure des temps de propagation à l’oscilloscope (tp ≈ 12 ns). --- ## II. Leçon 18 : Logique combinatoire : Multiplexeur, Démultiplexeur, Additionneur ### A. Multiplexeur (MUX) - **Définition** : Circuit qui sélectionne une entrée parmi plusieurs en fonction d’un code d’adresse et la copie sur sa sortie unique. - **Multiplexeur 4‑vers‑1** : 2 lignes de sélection (S1,S0), 4 entrées (D0‑D3), 1 sortie (Y). - **Équation** : Y = S̅1·S̅0·D0 + S̅1·S0·D1 + S1·S̅0·D2 + S1·S0·D3. - **Réalité** : CI 74LS153 (TTL) ou 74HC153 (CMOS). > **>** *MUX 4‑1 : Y = Σ (Si·Di) avec i = 0…3.* **Exemple chiffré** : On veut choisir entre quatre capteurs de température (0‑10 V) selon un code binaire provenant d’un commutateur rotatif. Avec VCC = 5 V, chaque entrée est adaptée via un diviseur de tension (R1=10 kΩ, R2=10 kΩ) pour obtenir 0‑2,5 V compatibles TTL. La sortie du MUX alimente un convertisseur analogique‑numérique (ADC) 8 bits. ### B. Démultiplexeur (DEMUX) - **Définition** : Circuit qui prend une entrée unique et la dirige vers une des plusieurs sorties selon un code d’adresse. - **Démultiplexeur 1‑vers‑4** : 1 entrée (D), 2 lignes de sélection (S1,S0), 4 sorties (Y0‑Y3). - **Équation** : Y0 = D·S̅1·S̅0, Y1 = D·S̅1·S0, Y2 = D·S1·S̅0, Y3 = D·S1·S0. - **Réalité** : CI 74LS139 (TTL) ou 74HC139 (CMOS). > **>** *DEMUX 1‑4 : chaque sortie Yk = D·mink où mink est le minterm correspondant au code d’adresse.* **Application professionnelle** : Dans un tableau de commande d’éclairage public, un signal de commande (ON/OFF) issu d’un photocellule est distribué à quatre zones via un démultiplexeur 1‑4, permettant d’allumer ou d’éteindre chaque zone indépendamment selon le planning horaire programmé dans un automate. ### C. Additionneur #### 1. Demi‑additionneur (HA) - **Entrées** : A, B. - **Sorties** : Somme (S) = A⊕B, Retenue (C) = A·B. - **Réalité** : 74LS86 (XOR) + 74LS08 (AND). #### 2. Additionneur complet (FA) - **Entrées** : A, B, Cin. - **Sorties** : S = A⊕B⊕Cin, Cout = (A·B) + (Cin·(A⊕B)). - **Réalité** : Deux demi‑additionneurs + une porte OR (74LS32). > **>** *FA : Cout = AB + Cin(A⊕B).* **Additionneur 4 bits** : Chaîne de quatre FA en cascade (Cin du ième = Cout du i‑1). CI 74LS283 (TTL) ou 74HC283 (CMOS). **Exemple de dimensionnement** : On doit ajouter deux nombres de 4 bits représentant le nombre de produits sur deux lignes de convoyeur (max 15 chacun). Le résultat maximal est 30 (11110₂) nécessitant 5 bits (4 bits de somme + 1 bit de retenue finale). On utilise donc un 74LS283 qui fournit directement la somme sur 4 bits (S0‑S3) et la retenue Cout comme 5ème bit. Si l’on veut signaler un dépassement de capacité, on teste simplement l’état de Cout. **Vérification** : Avec A = 1011₂ (11) et B = 1101₂ (13), la somme attendue est 11000₂ (24). Sur le banc d’essai, on applique les niveaux logiques via des interrupteurs, on mesure les sorties avec un multimètre en mode tension (VOH ≈ 2,4 V = 1, VOL ≈ 0,2 V = 0) et on confirme la bonne valeur (S0‑S3 = 1000, Cout = 1). --- ## III. Leçon 19 : Logique séquentielle : Bascule RS; Bascule D; Bascule JK maître‑esclave ; Compteur asynchrone ; Compteur synchrone ### A. Bascules #### 1. Bascule RS (Reset‑Set) - **Réalité** : Deux portes NAND croisées (ex. 74LS00). Les entrées sont les entrées \(\bar{S}\) et \(\bar{R}\) (actives à l’état bas). - **Entrées** : \(\bar{S}\) (set) et \(\bar{R}\) (reset). - **Sorties** : Q, Q̅. - **Table de fonctionnement** : - \(\bar{S}=0,\ \bar{R}=1\) → Q=1 (set). - \(\bar{S}=1,\ \bar{R}=0\) → Q=0 (reset). - \(\bar{S}=1,\ \bar{R}=1\) → état mémorisé (pas de changement). - \(\bar{S}=0,\ \bar{R}=0\) → état interdit (Q=Q̅=1, instable). > **>** *RS NAND : \(\bar{S}=0,\bar{R}=1\) → set; \(\bar{S}=1,\bar{R}=0\) → reset; \(\bar{S}=\bar{R}=1\) → mémorise; \(\bar{S}=\bar{R}=0\) → interdit.* #### 2. Bascule D (Data ou Delay) - **Réalité** : Bascule RS + porte AND pour verrouiller l’entrée D sur le front d’horloge (niveau sensible) ; pour un bascule D edge‑triggered on utilise une configuration maître‑esclave. - **Entrées** : D (data), CK (horloge). - **Sortie** : Q suit D au front montant de CK (si configuration edge‑triggered). - **Caractéristique** : Pas d’état interdit, mémoire transparente lorsqu’CK=1 (niveau sensible), edge‑triggeré sur front montant si maître‑esclave. > **>** *Bascule D edge‑triggered : Q(t⁺) = D(t) au front montant de CK.* #### 3. Bascule JK maître‑esclave - **Réalité** : Deux bascules SR en cascade, maître activé par CK=1, esclave par CK=0. - **Entrées** : J, K, CK. - **Comportement** : - J=0,K=0 → mémorise. - J=1,K=0 → set (Q=1). - J=0,K=1 → reset (Q=0). - J=1,K=1 → toggle (Q change d’état à chaque front d’horloge). - **Avantage** : Élimine le problème de course (race) présent dans la bascule JK simple. > **>** *JK maître‑esclave : toggle quand J=K=1 à chaque front d’horloge.* **Exemple d’atelier** : Montage d’un compteur binaire 4 bits à l’aide de quatre bascules JK 74LS76 (maître‑esclave) en cascade. L’horloge provient d’un générateur de fonctions à 1 Hz. On observe les sorties Q0‑Q3 sur des LED et on vérifie la séquence de comptage de 0 à 15 puis retour à 0. ### B. Compteurs #### 1. Compteur asynchrone (ripple counter) - **Principe** : Chaque bascule reçoit l’horloge de la sortie Q de la bascule précédente (propagation en cascade). - **Avantage** : Simple, peu de portes. - **Inconvénient** : Délai de propagation cumulé (tp total = n·tp bascule) → risque de glitches à haute fréquence. - **Exemple** : 74LS90 (décade asynchrone) ou chaîne de quatre bascules JK 74LS76. > **>** *Compteur asynchrone 4 bits : tp total ≈ 4·tp bascule (≈ 40 ns avec 74LS76).* #### 2. Compteur synchrone - **Principe** : Toutes les bascules reçoivent le même signal d’horloge ; les entrées J,K sont commandées par des portes logiques qui détectent l’état souhaité pour le toggle. - **Avantage** : Tous les bits changent simultanément (pas de skew), fréquence de fonctionnement plus élevée. - **Réalité** : CI 74LS163 (compteur binaire synchrone à charge parallèle) ou 74HC163. > **>** *Compteur synchrone 4 bits : toutes les bascules changent au même front d’horloge, tp ≈ tp bascule (≈ 10 ns).* **Exemple de dimensionnement** : Un système de dosage de liquide dans une usine agroalimentaire camerounaise nécessite un compteur de 0 à 999 (3 décades). On utilise trois compteurs décades synchrones 74LS162 en cascade, avec une entrée d’horloge de 10 Hz provenant d’un timer 555. La sortie BCD alimente un afficheur à sept segments via un décodeur 74LS47. **Vérification de fréquence** : tp bascule 74LS162 ≈ 15 ns ; le délai de propagation total du compteur trois décades ≈ 3·15 ns = 45 ns, donc la fréquence maximale d’horloge théorique ≈ 1/(45 ns) ≈ 22 MHz, largement suffisante pour 10 Hz. --- ## Synthèse du chapitre - **Familles logiques** : TTL (VCC=5 V, VOH≥2,4 V, VOL≤0,4 V, tp≈10 ns, consommation ~10 mW/porte) ; CMOS (VDD=3‑15 V, VOH≈VDD‑0,1 V, VOL≈0,1 V, consommation statique < 1 µA, tp dépend de VDD). - **Portes de base** : AND, OR, NOT, NAND, NOR, XOR, XNOR – tables de vérité et équations booléennes. NAND et NOR sont universelles. - **Multiplexeur 4‑1** : Y = Σ Si·Di ; démultiplexeur 1‑4: Yk = D·mink. - **Additionneur** : Demi‑additionneur (S=A⊕B, C=A·B) ; additionneur complet (S=A⊕B⊕Cin, Cout=AB+Cin(A⊕B)). Chaîne de FA → additionneur n bits ; le Cout du 74LS283/74HC283 représente le bit de retenue supplémentaire. - **Bascule RS** : Deux NAND croisées, entrées \(\bar{S}\) et \(\bar{R}\) actives bas, états set/reset, état interdit \(\bar{S}=\bar{R}=0\). - **Bascule D** : Q suit D au front d’horloge (edge‑triggeré si maître‑esclave). - **Bascule JK maître‑esclave** : Toggle quand J=K=1, pas de course. - **Compteur asynchrone** : Horloge propagée en cascade, tp total = n·tp bascule. - **Compteur synchrone** : Toutes les bascules horlogées simultanément, tp ≈ tp bascule, fréquence de fonctionnement plus élevée. - **Sécurité** : Respecter les marges de tension (ne jamais dépasser 7 V sur TTL, 18 V sur CMOS selon la famille), utiliser des résistances de pull‑up/down, protéger contre les décharges électrostatiques (bracelet antistatique, zone de travail conductrice). --- ## Glossaire (8 termes) - **TTL** : Transistor‑Transistor Logic, famille logique bipolaire fonctionnant à 5 V. - **CMOS** : Complementary Metal‑Oxide‑Semiconductor, famille logique à faible consommation, tension d’alimentation variable. - **Porte NAND** : Porte logique universelle, sortie = NOT (A AND B). - **Multiplexeur (MUX)** : Circuit sélecteur qui dirige une de plusieurs entrées vers une sortie unique selon un code d’adresse. - **Démultiplexeur (DEMUX)** : Circuit distributeur qui dirige une entrée unique vers une de plusieurs sorties selon un code d’adresse. - **Bascule D** : Élément mémorisant un bit de données sur le front d’horloge. - **Compteur asynchrone** : Compteur où chaque étage est déclenché par la sortie du précédent (ripple). - **Compteur synchrone** : Compteur où tous les étages reçoivent le même signal d’horloge simultanément. --- ## Exercices d'application corrigés ### Exercice 1 – Conception d’un sélecteur de source **Énoncé** : Dans un laboratoire de maintenance, il faut choisir entre deux sources de tension (5 V et 12 V) pour alimenter un circuit de test, selon la position d’un interrupteur à deux états. Réaliser le sélecteur à l’aide d’un multiplexeur analogique 2‑vers‑1 (par exemple le CI 74HC4051) commandé par un signal logique provenant de l’interrupteur. Dessiner le schéma. Indiquer les valeurs des résistances de limitation de courant nécessaires pour protéger les LED d’indication (20 mA, Vf=2 V). **Corrigé** : - Le 74HC4051 possède deux entrées analogiques X0 et X1, une sortie Y, et trois broches de commande A, B, C (on utilise seulement A pour un 2‑vers‑1). Alimenter le CI avec VDD=12 V, VSS=0 V, de façon à ce qu’il puisse transmettre les deux tensions sans distorsion. - Connecter X0 à la source 5 V, X1 à la source 12 V. - Connecter la broche de commande A à l’interrupteur : A=0 V (niveau logique bas) sélectionne X0 (5 V), A=5 V (niveau logique haut) sélectionne X1 (12 V). - La sortie Y du 74HC4051 alimente la charge (circuit de test) via une LED d’indication placée en série avec une résistance de limitation. - Pour une LED de Vf=2 V et I=20 mA : * Lorsque la sortie vaut 5 V, R = (5 V‑2 V)/0,02 A = 150 Ω. * Lorsque la sortie vaut 12 V, R = (12 V‑2 V)/0,02 A = 500 Ω. On peut choisir une résistance de 470 Ω qui limite le courant à ≤ 20 mA dans les deux cas, ou bien commuter entre 150 Ω et 500 Ω selon la sélection. - Vérification : Avec A=0 V, Y≈5 V, I≈(5‑2)/470≈6,4 mA (LED faiblement éclairée) ; avec A=5 V, Y≈12 V, I≈(12‑2)/470≈21,3 mA (près de la limite). Pour obtenir exactement 20 mA, on utilise 150 Ω quand A=0 V et 500 Ω quand A=5 V (ou un potentiomètre réglé). - Ainsi le sélecteur fonctionne correctement tout en respectant les limites du composant analogique. ### Exercice 2 – Réalisation d’un compteur de produits sur une ligne d’emballage **Énoncé** : Une ligne d’emballage de bouteilles produit un signal d’impulsion chaque fois qu’une bouteille passe sous un capteur. Il faut afficher le nombre de bouteilles sur un afficheur à deux décimales (00‑99). Proposer un circuit utilisant deux compteurs décades synchrones 74LS162 et un afficheur 7 segments avec décodeur 74LS47. Dessiner le bloc fonctionnel et indiquer la fréquence maximale d’horloge admissible si le temps de réponse du capteur est de 5 ms. **Corrigé** : - Chaque 74LS162 compte de 0 à 9 sur 4 bits (sortie Q0‑Q3 en BCD). - Le Q3 du premier compteur (poids faible) est relié à l’entrée d’horloge du deuxième compteur (poids fort) via une porte AND qui reçoit également l’horloge, de façon à générer le carry seulement lorsque le premier compteur passe de 9 à 0 (détection de Q0=Q1=Q2=Q3=1). - Les sorties BCD des deux compteurs alimentent deux décodeurs 74LS47 qui pilotent les afficheurs 7 segments communs anode. - Le signal d’impulsion du capteur est conditionné par un monostable 74LS123 (pulse width 10 ms) pour éviter les rebonds, puis il sert d’horloge aux compteurs. - Temps de propagation d’un 74LS162 ≈ 15 ns ; le délai total du chemin d’horloge (capteur → monostable → compteur1 → carry → compteur2) ≈ 2·15 ns + délai de la porte AND (≈ 5 ns) ≈ 35 ns. - La fréquence maximale d’horloge théorique ≈ 1/35 ns ≈ 28 MHz, bien supérieure à l’inverse du temps de réponse du capteur (1/5 ms = 200 Hz). Donc le système fonctionne sans problème. --- *Fin du cours.*